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CPLD 數位邏輯設計實習

6. 信號輸出頻率為：
1
f ≈ (Hz) ，
( RVRC 1 ln[ V DD × V DD ]
1 )
+
1
V DD − V T V T
其中 V 為 CMOS 邏輯閘的臨界觸發電壓
T
（V ≒ 1/2V ），各點波形如圖 1-14 所示。
DD
T
7. 若調整 VR 的電阻值，則可以改變時鐘脈衝信
1
號的頻率，電阻值愈大則輸出的振盪頻率愈小。

2 高頻時鐘脈衝產生電路
如圖 1-15 所示為史密特觸發（Schmitt Trigger）

振盪電路，做為本學習發展轉接電路中的高頻時鐘
脈衝產生電路，其工作動作如下：
圖 1-14 低 頻 時 鐘 脈 衝 產 生 電
1. 當接上電源時，因電容器 C 尚未充電，故 A 點 路各點波形
2
的電壓為低電位的 0（V = 0V），B 點電壓經 A 點反相為高電位的 1（V = V ）。
B
A
DD
2. B 點的高電位電壓 V DD 經 R 向 C 充電，使 A 點的電壓 V 逐漸增加，當 V > V 時，
3
2
T+
A
A
B 點的輸出電壓由高準位轉為低準位的 0，此時 V = 0V。
B
3. 由於 V > V ，故電容器 C 經 R 放電，使 A 點的電壓 V 逐漸降低，直至 V < V 時，
T-
3
2
A
B
A
A
B 點的輸出電壓又由低準位轉為高準位的 1，此時又使得 V = V 。
B
DD
4. 上述 2、3 動作周而復始，B 點的輸出信號就成為高頻的時鐘脈衝。
V DD − V T −
V T +
5. T 1 ≈ R C 2 ln[ ](sec) ， T 2 ≈ R C ln[ ](sec) ，50kΩ ≦ R ≦ 1MΩ
3
32
3
V T − V DD − V T +
1
信號輸出頻率為： f ≈ (Hz) ，100pF ≦ C ≦ 1μF
2
RC ln[ V T + ( V DD − V T − ) ]
32
V T − ( V DD − V T + )
其中 V T+ 與 V 為史密特觸發邏輯閘的上、下臨界觸發電壓（若 V = 5V 時，
T-
DD
V T+ ≒ 2.9V，V ≒ 1.9V），各點波形如圖 1-16 所示。
T-

圖 1-15 高頻時鐘脈衝產生電路 圖 1-16 高頻時鐘脈衝產生電路各點波形

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