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可程式邏輯設計實習

圖 1-14 完成組合邏輯 F 之電路

圖 1-13 的電路是一個很簡單的例子，只需要一個巨集晶胞就可以完成。但對於一

個複雜的電路，一個巨集晶胞是無法完成的，就需要通過並聯擴展項和共用擴展項將
多個巨集晶胞相連接，巨集晶胞的輸出也可以連接到可規劃連線陣列，做為另一個巨
集晶胞的輸入，如此就可以設計成更複雜的邏輯電路。採用這種結構的 CPLD 晶片的

有：Altera 的 MAX3000、MAX7000 系列（EEPROM 技術），Xilinx 的 XC9500 系列

（Flash 技術）和 Lattice、Cypress 的大部分產品（EEPROM 技術）。

3 現場可程式邏輯閘陣列 FPGA

另一種是利用 RAM 為搜索表（Look-Up-Table；簡稱 LUT）的結構，這種結構的
PLD 晶片我們稱之為現場可程式邏輯閘陣列 FPGA。目前 FPGA 中都是使用四輸入的
LUT，所以每一個 LUT 可以看成一個具有 4 位元位址線 16 ×1 的 RAM。 當使用者透

過電路圖或用硬體描述語言（HDL）編輯了一個邏輯電路之後，CPLD/FPGA 開發軟

體會自動計算邏輯電路的所有可能的結果，並把結果事先寫入 RAM 中。
如圖 1-15 所示 A、B、C、D 四個輸入信號，相當於圖 1-16 所示的 RAM 之四位
元位址；每輸入一種信號狀態進行邏輯運算時就等於輸入一個位址進行查表，如表 1-3

所示找出位址對應的內容，再將其查表的結果輸出。

圖 1-15 四輸入組合邏輯電路 圖 1-16 用 LUT 表達的組合邏輯電路

表 1-3 LUT 中 RAM 存儲的資料內容
位址 RAM 中存儲的資料 位址 RAM 中存儲的資料
0000 0 1000 1
0001 0 … 0

0010 1 1010 0

… 0 1110 0
0111 1 1111 0

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