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可程式邏輯設計實習

圖 1-11 複雜可程式邏輯裝置 CPLD 內部結構圖

(2) 可規劃互連陣列（Programmable Interconnect Array；簡稱 PIA）

可規劃互連陣列負責信號的傳遞，信號藉由可規劃選擇開關連接至所有的巨集
晶胞。

(3) I/O 控制方塊（I/O control block）
I/O 腳控制方塊負責輸入、輸出信號的特性控制，例如：可以設定為洩極開路

輸出、時脈控制、三態輸出等。
圖 1-11 左上的 INPUT/GCLK1、INPUT/GCLRn、INPUT/OE1n、INPUT/OE2n

是全局時脈、清除和輸出致能信號，這幾個信號有專用連線與 CPLD 中每個巨集晶
胞相連繫，信號到每個巨集晶胞的延遲時間相同且延遲時間為最短。

如圖 1-12 所示為巨集晶胞的內部構造圖，圖左邊是乘積項邏輯陣列，實際上就

是一個 "AND － OR" 陣列，每一個交叉點都是一個可規劃熔絲。如果導通就做為
"AND" 邏輯，後面的乘積項選擇矩陣是一個 "OR" 陣列。兩者共同完成組合邏輯電
路的部分。圖右邊是一個可規劃 D 型正反器，其時脈、清除輸入都可以利用可規劃

選擇開關加以控制，選擇要使用由外部輸入專用的全局清除和全局時鐘脈衝，或使

用內部邏輯（乘積項陣列）產生的時鐘脈衝和清除。如果不需要正反器，也可以將
此正反器旁路，信號直接輸給可規劃互連陣列（PIA）或輸出到 I/O 腳。

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